W9725G6JB25I-ND Flash-Speicher-Chip, IC-D-RAM 256mb grelle ÄHNLICHKEIT 84WBGA NANDs

Flash-Speicher-Chip W9725G6JB25I-ND, IC-D-RAM 256M PARALLELES 84WBGA

Beschreibung:

Das W9725G6JB ist 256M Bits DDR2 SDRAM, als 4.194.304 Wörter x organisiert 4 Banken x 16 Bits. Dieses Gerät erzielt Hochgeschwindigkeitsübertragungsraten bis zu 1066Mb/sec/pin (DDR2-1066) für verschiedene Anwendungen. W9725G6JB wird in die folgenden Geschwindigkeitsgrade sortiert: -18, -25, 25I, 25A, 25K und -3. Die -18 Gradteile ist zur Spezifikation DDR2-1066 (7-7-7) konform. Die -25/25I/25A/25K Gradteile sind zur Spezifikation DDR2-800 (5-5-5) oder DDR2-800 (6-6-6) konform (die industriellen Teile des Grades 25I, die garantiert wird, um -40°C ≤ TCASE ≤ 95°C) zu stützen. Die -3 Gradteile ist zur Spezifikation DDR2-667 (5-5-5) konform.

Die Automobilgradteiltemperatur, wenn Sie angeboten werden, zwei simultane Anforderungen hat: umgebende Temperatur (TA), welches das Gerät umgibt, kann nicht als kleiner als -40°C oder größeres sein, +95°C (für 25A), +105°C (für 25K) und die Gehäusetemperatur (TCASE) nicht kleiner als sein können -40°C oder größeres als +95°C (für 25A), +105°C (für 25K). JEDEC-Spezifikationen erfordern die Bildwiederholfrequenz sich zu verdoppeln, wenn TCASE +85°C übersteigt; dieses erfordert auch Gebrauch von dem Hochtemperaturselbst erneuern Wahl. Zusätzlich müssen ODT-Widerstand und der Input/Output Widerstand herabgesetzt werden, wenn TCASE +85°C. < 0=""> ist.

Alle Steuerung und Adresseneingaben werden mit einem Paar außen gelieferten Differenzzeituhren synchronisiert. Input wird am Koppelpunkt von Differenzzeituhren verriegelt (CLK, das steigen und NICHT fallendes CLK). Alle I/Os werden mit einem unsymmetrischen DQS oder einem Paar des Differenzials DQS- NICHT DQS auf eine Quellsynchrone Mode synchronisiert.

Eigenschaften:

• Stromversorgung: VDD, VDDQ = 1,8 v-± 0.1V
• Doppelte Datenratenarchitektur: zwei Datenübertragungen pro Taktzyklus
• CAS-Latenz: 3, 4, 5, 6 und 7
• Explosions-Länge: 4 und 8
• Bidirektionale, differenziale Datenröhrenblitze (DQS und NICHT DQS) werden übertragen,/empfangen mit Daten
• Rand-ausgerichtet mit gelesenen Daten und mit Mitte-ausgerichtet schreiben Sie Daten
• DLL richtet DQ- und DQS-Übergänge mit Uhr aus
• Differenzzeituhrinput (CLK und NICHT CLK)
• Daten maskieren (DM) für schreiben Daten
• Die Befehle, die auf jedem positiven CLK-Rand, Daten und Datenmaske eingegeben werden, werden zu beiden Rändern von DQS bezogen
• Informierte NICHT programmierbare additive Latenz CASs gestützt, um Befehl und Datenbus-Leistungsfähigkeit zu machen
• Lesen Sie Latenz = additive Latenz plus CAS-Latenz (RL = AL + CL)
• Aus-Chip-Fahrerwiderstandanpassung (OCD) und Auf-Würfel-Beendigung (ODT) für bessere Signalqualität
• Selbst-Vorbelastungsoperation für gelesen und schreiben Explosionen
• Auto erneuern und Selbst erneuern Modi
• Vorbelastete Energie unten und Active Power unten
• Schreiben Sie Daten-Maske
• Schreiben Sie Latenz = gelesene Latenz - 1 (Horizontalebene = RL - 1)
• Schnittstelle: SSTL_18
• Verpackt in Ball WBGA 84 (² 8X12.5 Millimeter), unter Verwendung der bleifreien Materialien mit RoHS konform